Scaling CMOS: effetti sulla microelettronica moderna

Nella microelettronica moderna lo scaling della tecnologia CMOS (Complementary Metal-Oxide-Semiconductor) è la forza che ha dato forma a quasi tutto. Qui vediamo che cosa ha reso possibile, quali parametri ha cambiato e dove comincia a incontrare i suoi limiti.

Lo scaling tecnologico e i suoi limiti

Negli ultimi trent’anni lo scaling della tecnologia CMOS è stato il motore principale dell’industria elettronica e ha aperto la strada a un’integrazione più densa e più veloce [1-5]. I transistor prodotti oggi sono 20 volte più veloci e occupano meno dell’1% dell’area di quelli costruiti 20 anni fa.

Il numero di dispositivi per chip e le prestazioni dei sistemi sono cresciuti in modo esponenziale negli ultimi vent’anni. Quando la lunghezza del canale si riduce, le prestazioni migliorano, la potenza per evento di commutazione diminuisce e la densità aumenta. Allo stesso tempo, però, sono aumentati la densità di potenza, il numero totale di circuiti per chip e il consumo totale del chip.

La richiesta di maggiori prestazioni e integrazione ha accelerato lo scaling in quasi tutti i parametri del dispositivo: litografia, lunghezza efficace del canale, spessore del dielettrico di gate, tensione di alimentazione, correnti di dispersione e così via. Alcuni di questi parametri si avvicinano a limiti fondamentali, e per continuare a ridurre le dimensioni potrebbe servire individuare alternative ai materiali e alle strutture attuali.

La teoria dello scaling MOS

All’inizio degli anni Settanta Mead [1] e Dennard [2] osservarono che la struttura base del transistor MOS poteva essere ridotta a dimensioni fisiche più piccole. La teoria dello scaling sviluppata da Mead e Dennard permette di ridurre le dimensioni dei dettagli della tecnologia CMOS con un approccio da “riduzione fotocopia”: mentre le dimensioni diminuiscono, i campi elettrici nel transistor MOS restano gli stessi da una generazione di processo all’altra.

La forma “originale” della teoria è quindi lo scaling a campo costante, che richiede di ridurre la tensione di alimentazione a ogni generazione tecnologica. Negli anni Ottanta il CMOS adottò l’alimentazione a 5 V, compatibile con quella della logica bipolare TTL.

Lo scaling a campo costante fu poi sostituito da quello a tensione costante, e i campi all’interno del dispositivo, invece di restare uguali, aumentarono di generazione in generazione. Questo andò avanti fino ai primi anni Novanta, quando la dissipazione di potenza e il riscaldamento eccessivi, il TDDB (time-dependent dielectric breakdown) dei dielettrici di gate e l’invecchiamento da portatori caldi nel canale causarono seri problemi a causa del campo elettrico crescente. Per questo, negli anni Novanta, lo scaling a campo costante tornò a essere applicato.

La legge di Moore

La teoria dello scaling e la sua applicazione pratica sono state determinanti per la celebre “legge di Moore”. Questa osservazione empirica afferma che il numero di transistor nei circuiti integrati raddoppia all’incirca ogni due anni, come mostra la Figura 1.

La crescita esponenziale prevista dalla legge di Moore si è mantenuta per diversi decenni, ma è evidente che non può continuare all’infinito. I ricercatori hanno cercato di prevedere i limiti imposti dai materiali e dalla progettazione, e il ritmo con cui le dimensioni possono ancora diminuire. Il futuro dello scaling resta incerto e spinge a trovare soluzioni nuove per superare i confini della microelettronica.

Portare lo scaling CMOS ai suoi limiti

Non sembra esistere alcun limite fisico fondamentale che impedisca alla legge di Moore di descrivere l’andamento dei circuiti integrati. Mantenere questo ritmo, tuttavia, è tutt’altro che semplice [5]. La Figura 2 mostra l’andamento della tensione di alimentazione, della tensione di soglia e dello spessore dell’ossido di gate in funzione della lunghezza del canale, per le tecnologie CMOS logiche ad alte prestazioni.

La mancata riduzione sotto soglia e i limiti di potenza in standby fissano un minimo di 0,2 V per la tensione di soglia alla temperatura di funzionamento. Per questo si prevede una forte riduzione dei guadagni di prestazioni sotto 1,5 V: la tensione di soglia cala più lentamente del trend storico, e questo porta a dispositivi progettati in modo più spinto, con campi elettrici più alti.

Andamento della tensione di alimentazione Vdd, della tensione di soglia Vth e dello spessore dell’ossido di gate tox in funzione della lunghezza del canale per le tecnologie logiche CMOS.

Un ulteriore scaling richiede cambiamenti importanti in molti ambiti, tra cui:

1. tecniche litografiche migliori e tecnologie di esposizione non ottiche;
2. un progetto del transistor che ottenga prestazioni più alte con dimensioni minori;
3. il passaggio dagli attuali dispositivi CMOS bulk a materiali e strutture nuovi, tra cui il silicio su isolante, il silicio sotto tensione meccanica (strained Si) e nuovi dielettrici;
4. la sensibilità dei circuiti agli errori transitori (soft error) causati dalla radiazione;
5. un cablaggio più fine per l’interconnessione dei circuiti sul chip;
6. circuiti stabili;
7. strumenti di progettazione automatica più produttivi.

Inoltre la tecnologia del packaging deve progredire a un ritmo coerente con lo scaling CMOS in corso, a costi e prestazioni sostenibili. Servono progressi nella densità di I/O, nella larghezza di banda, nella distribuzione della potenza e nell’estrazione del calore. Anche l’architettura del sistema dovrà sfruttare al massimo i guadagni di prestazioni offerti dal CMOS avanzato e dal packaging.

L’effetto dello scaling sulle prestazioni dei circuiti

Lo scaling dei transistor è il fattore principale per ottenere microprocessori e memorie ad alte prestazioni.

Ogni riduzione del 30% del nodo tecnologico di un circuito integrato CMOS ha:

1. ridotto il ritardo di porta del 30%, consentendo un aumento del 43% della frequenza di clock massima;
2. raddoppiato la densità dei dispositivi;
3. ridotto del 30% la capacità parassita; e
4. ridotto del 65% l’energia per transizione e del 50% la potenza attiva per transizione.

La Figura 3 mostra l’andamento delle prestazioni CMOS, della densità di potenza e della densità dei circuiti, e indica prestazioni dei circuiti lineari come risultato dello scaling tecnologico.

Riferimenti

1. C. Mead, “Fundamental limitations in microelectronics, I. MOS technology,” Solid State Electronics, vol. 15, pp. 819-829, 1972.
2. R. H. Dennard, F. H. Gaensslen, H-N, Yu, V.I. Rideout, E. Bassous, and A. R. LeBlanc, “Design of ion-implanted MOSFET’s with very small physical dimensions,” IEEE Journal of Solid-State Circuits, SC-9, pp.256-268, 1974.
3. H. Iwai, “CMOS Scaling towards its Limits,” IEEE, pp. 31-34, 1998.
4. R.D. Isaac, “Reaching the Limits of CMOS Technology,” IEEE, pp. 3, 1998
5. S. Borkar, “Design Challenges of Technology Scaling,” IEEE Micro, pp. 23-29, 1999.

@online{scienceshot-scaling-cmos-microelettronica-2026,
  author       = {Turner, Alex},
  title        = {{Scaling CMOS: effetti sulla microelettronica moderna}},
  organization = {ScienceShot},
  date         = {2026-11-02},
  year         = {2026},
  url          = {https://scienceshot.com/it/post/scaling-cmos-microelettronica}
}