Miniaturisation CMOS : impact sur la microélectronique

Dans la microélectronique moderne, la miniaturisation de la technologie CMOS (Complementary Metal-Oxide-Semiconductor) a façonné presque tout ce que nous utilisons. Cet article montre ce qu’elle a rendu possible, quels paramètres elle a modifiés et où elle commence à rencontrer ses limites.

La miniaturisation technologique et ses limites

Depuis trente ans, la miniaturisation de la technologie CMOS est le principal moteur de l’industrie électronique et a ouvert la voie à une intégration à la fois plus dense et plus rapide [1-5]. Les transistors fabriqués aujourd’hui sont 20 fois plus rapides et occupent moins de 1 % de la surface de ceux construits il y a 20 ans.

Le nombre de composants par puce et les performances des systèmes ont augmenté de façon exponentielle depuis vingt ans. Quand la longueur du canal diminue, les performances s’améliorent, la puissance par événement de commutation baisse et la densité augmente. Mais la densité de puissance, le nombre total de circuits par puce et la consommation totale de la puce ont eux aussi augmenté.

Le besoin de performances et d’intégration accrues a accéléré la miniaturisation de presque tous les paramètres du composant : lithographie, longueur effective du canal, épaisseur du diélectrique de grille, tension d’alimentation, courants de fuite, etc. Certains de ces paramètres approchent des limites fondamentales, et il faudra peut-être trouver des alternatives aux matériaux et aux structures actuels pour poursuivre la réduction des dimensions.

La théorie de la miniaturisation MOS

Au début des années 1970, Mead [1] et Dennard [2] ont remarqué que la structure de base du transistor MOS pouvait être réduite à des dimensions physiques plus petites. La théorie développée par Mead et Dennard permet une réduction des dimensions de la technologie CMOS par réduction d’échelle (« photocopie ») : tandis que les dimensions diminuent, les champs électriques dans le transistor MOS restent les mêmes d’une génération de procédé à l’autre.

La forme “originale” de la théorie est donc la miniaturisation à champ constant, qui impose de réduire la tension d’alimentation à chaque génération technologique. Dans les années 1980, le CMOS a adopté l’alimentation à 5 V, compatible avec celle de la logique bipolaire TTL.

La miniaturisation à champ constant a ensuite été remplacée par la miniaturisation à tension constante : les champs dans le composant ont augmenté de génération en génération au lieu de rester constants. Cela a duré jusqu’au début des années 1990, quand la dissipation de puissance et l’échauffement excessifs, le claquage diélectrique dépendant du temps (TDDB) des diélectriques de grille et le vieillissement par porteurs chauds dans le canal ont causé de sérieux problèmes à cause du champ électrique croissant. C’est pourquoi la miniaturisation à champ constant a été de nouveau appliquée dans les années 1990.

La loi de Moore

La théorie de la miniaturisation et sa mise en œuvre pratique ont joué un rôle décisif dans la célèbre “loi de Moore”. Cette observation empirique énonce que le nombre de transistors des circuits intégrés double environ tous les deux ans, comme le montre la Figure 1.

La croissance exponentielle prévue par la loi de Moore s’est maintenue pendant plusieurs décennies, mais cette tendance ne peut manifestement pas se poursuivre indéfiniment. Les chercheurs ont tenté de prévoir les limites imposées par les matériaux et la conception, ainsi que le rythme auquel la réduction des dimensions peut encore se poursuivre. L’avenir de la miniaturisation reste incertain et pousse à trouver des solutions nouvelles pour repousser les frontières de la microélectronique.

Pousser la miniaturisation CMOS jusqu’à ses limites

Aucune limite physique fondamentale ne semble empêcher la loi de Moore de décrire l’évolution des circuits intégrés. Maintenir ce rythme est pourtant loin d’être simple [5]. La Figure 2 montre l’évolution de la tension d’alimentation, de la tension de seuil et de l’épaisseur de l’oxyde de grille en fonction de la longueur du canal, pour les technologies logiques CMOS à hautes performances.

L’absence de réduction du régime sous le seuil et les limites de puissance en veille fixent un minimum de 0,2 V pour la tension de seuil à la température de fonctionnement. On prévoit donc une forte réduction des gains de performance en dessous de 1,5 V : la tension de seuil diminue plus lentement que la tendance historique, ce qui conduit à des composants conçus plus agressivement, avec des champs électriques plus élevés.

Évolution de la tension d’alimentation Vdd, de la tension de seuil Vth et de l’épaisseur de l’oxyde de grille tox en fonction de la longueur du canal pour les technologies logiques CMOS.

Poursuivre la miniaturisation exige des changements majeurs dans de nombreux domaines, notamment :

1. des techniques de lithographie améliorées et des technologies d’exposition non optiques ;
2. une conception du transistor qui atteigne des performances plus élevées avec des dimensions plus petites ;
3. le passage des composants CMOS massifs actuels à de nouveaux matériaux et structures, dont le silicium sur isolant, le silicium contraint (strained Si) et de nouveaux diélectriques ;
4. la sensibilité des circuits aux erreurs transitoires (soft errors) dues au rayonnement ;
5. un câblage plus fin pour l’interconnexion des circuits sur la puce ;
6. des circuits stables ;
7. des outils de conception automatisée plus productifs.

De plus, la technologie de mise en boîtier doit progresser à un rythme cohérent avec la miniaturisation CMOS, pour un rapport coût/performance soutenable. Cela demande des progrès sur la densité d’E/S, la bande passante, la distribution de puissance et l’extraction de la chaleur. L’architecture du système devra aussi tirer le meilleur parti des gains de performance du CMOS avancé et du boîtier.

L’effet de la miniaturisation sur les performances des circuits

La miniaturisation des transistors est le premier facteur permettant d’obtenir des microprocesseurs et des mémoires à hautes performances.

Chaque réduction de 30 % du nœud technologique d’un circuit intégré CMOS a :

1. réduit le délai de porte de 30 %, ce qui a permis d’augmenter la fréquence d’horloge maximale de 43 % ;
2. doublé la densité des composants ;
3. réduit la capacité parasite de 30 % ; et
4. réduit l’énergie par transition de 65 % et la puissance active par transition de 50 %.

La Figure 3 montre l’évolution des performances CMOS, de la densité de puissance et de la densité de circuits, et indique des performances de circuit linéaires comme résultat de la miniaturisation technologique.

Références

1. C. Mead, “Fundamental limitations in microelectronics, I. MOS technology,” Solid State Electronics, vol. 15, pp. 819-829, 1972.
2. R. H. Dennard, F. H. Gaensslen, H-N, Yu, V.I. Rideout, E. Bassous, and A. R. LeBlanc, “Design of ion-implanted MOSFET’s with very small physical dimensions,” IEEE Journal of Solid-State Circuits, SC-9, pp.256-268, 1974.
3. H. Iwai, “CMOS Scaling towards its Limits,” IEEE, pp. 31-34, 1998.
4. R.D. Isaac, “Reaching the Limits of CMOS Technology,” IEEE, pp. 3, 1998
5. S. Borkar, “Design Challenges of Technology Scaling,” IEEE Micro, pp. 23-29, 1999.

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